硬技术:说说Intel的多芯片饺子封装技术
从图形芯片到x86处理器，AMD近年来一直在玩多芯片模块(MCM)。甚至到了Zen 2代，连“处理器核(CCD)”和“北桥内存I/O控制器(IoD)”都被分而治之，预计未来还会推出“2.5D”和“3D”封装堆栈的X3D。这种先进的封装技术长期以来一直是半导体行业的战场。
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为什么需要多芯片封装？把所有功能都做成同一个1芯片岂不是最简单？但是世界上还没有能满足“所有功能”的半导体工艺，比如数字逻辑、I/O、各种存储器、模拟/射频等。，而且他们的特点大相径庭，所以才勉强“送到一堆”。要么东西做不出来，要么牺牲产品良率，要么部分功能难以优化。AMD会把Zen 2分成几个功能不同的颗粒，这不是没有道理的。
因此，从1990开始，多芯片封装产品在市场上很常见，包括所有学科都熟悉的高性能处理器。通过“分而治之”，将各个不同功能的IP定位在最合适的流程节点上。
像1995结尾的英特尔奔腾Pro，会是0.50？m BiCMOS工艺的P6处理器内核封装有256kB L2缓存。
同时NexGen(后被AMD收购)Nx586-PF也会是0.44？M工艺的Nx586和同一工艺的Nx587辅助浮点运算器封装在同一个1封装中。
在2004年的高端服务器市场，天下无敌的IBM Power5将4个双核Power5处理器和4个36MB L3缓存集中到一个8核的巨大模块中。
至于Intel和AMD，从2005年到现在的一长串“双馅饺子”就不用浪费篇幅了，各科都懂。
突破SiP限制的2.5D封装以台积电CowOS(基片上芯片)的2.5D封装技术为例。与传统的“2D”SiP(系统级封装)相比，主要区别在于2.5D封装位于SiP基板和芯片之间。插入硅中介层，采用穿硅过孔连接上下金属层，克服了SiP基板(如多层印刷电路板)高密度下布线困难的问题，从而限制了芯片数量。
大量采用HBM内存的高端产品，从AMD Vega20、NVIDIA a 100/p 100/v 100、Google的第二/第三代TPU、Xilinx的高端FPGA、Intel的NNP-T1000(Spring Crest、The artificial intelligence training processor、Habana Gaudi、Intel的人工智能新宠、SDN(软件定义网络)交换芯片
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至于台积电的“3D”封装InFO(集成扇出)，可以减少30%的封装厚度，甚至在打败三星抢了iPhone 7的A10处理器(可惜作者买的是三星A9处理器的iPhone 6s)之后，一直是吃苹果订单的关键。
英特尔阵营:2.5D Emib和3D Foveros台积电有2.5D CoWos和3D InFO，那么英特尔当然有2.5D EMIB(嵌入式多管芯互连桥)和3D Foveros。
EMIB的关键技术在于埋在封装基板中用于连接裸片的“硅桥”。其代表产品是“绑定”了英特尔Kaby Lake处理器核心、AMD Vega 20/24图形核心和4GB HBM内存的Kaby Lake-G，以及自家的Stratix X FPGA。
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Foveros是真正的3D“层叠乐”，还有Intel stacks 10 nm制程(P1274)计算芯片的Lakefield，22nm制程(P1222)系统I/O芯片和“1大四小核”的POP(封装上)。
EMIB+Foveros = Co-EMIB英特尔于2019年7月公布了Co-EMIB。说白了，用EMIB连接多个Foveros封装，继续把床架堆叠成“集成更多功能”的单个芯片，就是很棒。
扩展了EMIB概念的Odi EMIB和Foveros也不是没有缺点。尤其是后者虽然可以享受到芯片之间惊人的带宽(毕竟都是“面对面”堆叠在一起的)，但如何给“顶层”供电是一个很大的挑战。硅通孔(TSV)会增加电阻，而增加硅通孔的数量会降低电阻，但会增加芯片面积(英特尔估计在20-70%之间)。
另外，“叠乐”也意味着散热困难，因为压在上面的芯片会阻碍热流传导的路径。这也是2.5D和3D并存的主要原因。例如，台积电的InFO实际上付出了“牺牲一些性能”的代价，可能不适合高性能产品。
反过来，用EMIB将所有芯片“扁平化”在同一个硅夹层上，可以避免硅穿孔和散热的问题，但却失去了3D封装的所有优势，更大的硅夹层意味着更高的成本。
作为EMIB概念的延伸，ODI(Omni-Directional Interconnect)就是为此而生，它既可以用于2.5D封装，也可以用于3D封装，以更低的成本和更容易的散热实现硅穿孔和EMIB无法实现的性能(每平方毫米1TB/s数据传输容量，每数据传输位0.1pJ热量)。与EMIB只能横向桥接不同，ODI具有“上、下、左、右”的走线功能，填补了EMIB和Foveros之间的空白，为封装内众多小芯片之间的连接提供了更好的灵活性。
通过ODI，“顶层”芯片可以与其他小芯片水平互连，类似于EMIB，但底层芯片也可以通过硅通孔连接，类似于Foveros。ODI的垂直通孔比传统的硅通孔大得多，可以降低电阻，用更少的硅通孔释放更多的面积，减小芯片尺寸，获得更高的带宽、更低的延迟和更强的功率传输。
ODI应用主要有两种类型，每种类型有两个选项(封装基板的铜柱或空腔)。
第一种是连接顶部芯片(ODI型1)，避免了两个芯片的紧密堆叠，既有利于散热，又有Foveros的高带宽优势，不需要像EMIB那样的硅转接板。
乍一看好像和EMIB没什么区别，但是下面这个把处理器直接连接到内存进行高效运行的例子应该会让你更有感触，然后你就能猜到ODI藏在哪里了。
如果不能转头，就把ODI Type 1想象成马来西亚吉隆坡双子塔中间的天桥，或者试着弥补作者从上面“做一次无绳蹦极”。
第二种应用(Type 2)将ODI完全置于芯片之下，以连接其他功能单元，如I/O、内存或辅助处理器(请发挥你的想象力来弥补这一失去的环节)。
这两种应用架构还可以混合搭配，从而实现更灵活的多芯片封装。
下一代AIB:MDIO长期关注英特尔工艺和封装科学。当你看到MDIO(多芯片I/O)时，你可能会一时糊涂，只是像市长一样挠头。
事实上，在2017年，英特尔就试图将EMIB作为连接裸片的“硅桥”，命名为“AIB(高级接口总线)”，并公开免费授权，以“建立一个工业生态系统”。英特尔还在2018年向美国国防高级研究计划局(DARPA)捐赠了AIB，作为小型芯片的免专利互联标准。
MDIO是下一代AIB，它为EMIB提供了标准化的SiP物理层接口，可以互连多个小芯片。pin的数据传输速率从2Gbps提升到5.4Gbps，IO电压从0.9V降低到0.5V，所谓的“带宽密度”比台积电的LIPINCON还要好。但我们也知道，纸上的技术规格再好，是否方便客户导入到实际的产品设计中又是另一回事。这些细节可以隐藏晶圆代工行业的神秘。
当然，包饺子大赛方兴未艾，英特尔在过去的公开活动中也多次展示了这些先进封装技术的概念样品。也许我们很快就会看到英特尔和AMD一起竞争各种“花式饺子比赛”。
上面这一长串带字的天书和人脑崩溃产生的乱码，如果被试再加上之前的一段简报，会更加精彩。听说这篇文章积累的字数已经超过了engadget专栏标准的两倍。
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但每次想到地球上仍然不存在的18寸晶圆厂和相关生产设备，回想起我在英特尔总部参观的18寸晶圆样品，再看看英特尔两年来一直未解决的14nm制程产能危机和10nm制程良率问题，再回想十几年前这家公司是如何做到“我已经老到可以单干了， 引领整个半导体行业的技术潮流”，我不拿“为什么不带头冲上去抢救18寸晶圆产能”这件事，严厉批评英特尔。 我真的很对不起曾经坐在IDF主题演讲台下的自己。各科都要理解作者的苦心。
然后说到AMD的X3D，就差不多该说说传闻中的EHP (ExScale异构处理器)项目了。据说两项神秘的专利权揭示了许多有趣的线索，不过还是等作者玩够了再说吧，唐珂。
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